精實新聞 2010-06-24 17:44:15 記者 楊喻斐 報導
旺宏(2337)表示，利用自行研發的BE-SONOS (barrier engineering) charge-trapping技術，搭配三維垂直閘極 (3D vertical gate) 記憶體單元結構，將可提供3D NAND Flash在尺寸微縮及效能提昇方面最佳的解決方案。
旺宏總經理盧志遠表示，傳統NAND Flash當微縮至20奈米以下時將會面臨微縮瓶頸，而三維記憶體結構則被視為是NAND Flash微縮至10奈米以下最可行的方法，旺宏以自有BE-SONOS技術在三維記憶體上的重要研究成果，為下世代NAND Flash朝向高容量的需求發展創立了一個新的里程碑。
盧志遠指出，旺宏這次在 VLSI展示的3D NAND Flash，是採用75奈米 BE-SONOS charge-trapping技術，通過組合8層結構單元，將每個單元記憶體(cell size)面積縮小至 0.0014 (μm) 2，幾乎是全球最小的3D VG(vertical gate) NAND。尤其，實驗顯示它除了沒有單元記憶體間垂直方向的相互干擾問題，同時具有良好的讀取電流以及多位元記憶能力。
盧志遠說明，三維記憶體架構的原理是在原為一層結構的記憶體單元上進行3D堆疊以形成元件，這也是NAND Flash未來邁向Tbit(Terabit)大容量的關鍵。該技術的優點，即是無需採用最先進的微影製程技術，也可以實現與使用先進製程時得到相同的大容量與低成本的結果，因此吸引許多記憶體製造商持續投入研究。
目前三維記憶體技術除了垂直閘極VG外，包括P-BiCS（Pipe-shaped Bit Cost Scalable）, TCAT（Terabit Cell Array Transistor）及VSAT(Vertical Stacked Array Transistor)等，皆曾被人提出討論。然而，在3D結構下，鄰近記憶體單元間的相互干擾則成為潛在問題，特別是垂直方向的干擾，將會是除了傳統摩爾定律以外另一個新的挑戰。
盧志遠指出，透過旺宏的研究發現, 三維記憶體若採用垂直閘極架構，不管是微縮能力、讀取電流，或是解決相互干擾問題上，都可獲得最佳的解決方案，並可呈現最高記憶體密度。而實驗結果更顯示，旺宏這項技術可將3D NAND Flash微縮至25奈米，且容量密度遠高於傳統的2D NAND Flash。
