精實新聞 2013-09-17 17:55:44 記者 王彤勻 報導
台積(2330)今(17日)宣佈，在開放創新平台(Open Innovation Platform, OIP)架構下，成功推出三套全新經過矽晶驗證的參考流程，協助客戶實現16FinFET系統單晶片(SoC)與三維晶片堆疊封裝設計，而電子設計自動化領導廠商與台積，也已透過多種晶片測試載具合作開發並完成這些參考流程的驗證。
台積說明，其全新的參考流程如下：（一）16FinFET數位參考流程提供完整的技術支援協助解決後平面式（Post-Planar）晶片設計的挑戰，包括粹取（Extraction）、量化線距佈局（Quantized Pitch Placement）、低VDD電壓操作、電遷移、以及電源管理；（二）16FinFET客製化設計參考流程提供包括類比、混合信號、客製化數位與記憶體等電晶體級客製化設計與驗證；（三）三維積體電路（3D IC）參考流程能夠克服以三維堆疊方式進行垂直整合時所帶來的新挑戰。
台積研究發展副總經理侯永清博士表示，上述參考流程，可讓設計人員能夠立即採用台積的16FinFET製程技術進行設計，並為發展穿透電晶體堆疊（Through Transistor Stacking, TTS）技術的三維積體電路鋪路。他表示，對於台積及其開放創新平台設計生態環境夥伴而言，及早並完整地提供客戶先進的矽晶片與生產技術，著實是一項重大的里程碑。
台積進一步說明，16FinFET數位參考流程使用ARM Cortex-A15多核心處理器做為驗證載具，協助設計人員採用此項新技術克服與FinFET結構相關的挑戰，包括複雜的三維電阻電容模型（3D RC Modeling）與量化元件寬度（Quantized Device Width）。此參考流程亦提供改善16奈米製程功耗、效能與面積的方法，包括低電壓操作分析、高電阻層繞線最佳化以便將電路電阻降到最低、以及針對以路徑與繪圖為基礎的分析（Path-Based Analysis and Graphic-Based Analysis）進行比對以改善自動佈局繞線（Automatic Place and Route, APR）的時序收斂（Timing Closure）。
另外，台積指出，16FinFET客製化設計參考流程，則可藉由解決在16FinFET製程下複雜度提升的挑戰來協助客戶實現客製化設計，並提供符合16奈米製造及可靠性之設計法則。
至於三維積體電路製程，台積則說明，該製程將能藉由整合多個晶片於同一系統上，以顯著提升在尺寸微縮、功耗與效能方面的優勢，而台積提供的三維積體電路參考流程，能夠解決以三維堆疊方式進行垂直整合時所帶來的新挑戰，其主要特性包括穿透電晶體堆疊技術、矽穿孔（Through Silicon Via, TSV）/微凸塊及背面金屬繞線（Microbump and Back-side Metal Routing）、以及矽穿孔對矽穿孔耦合粹取（TSV-to-TSV Coupling Extraction）。
台積也進一步說明OIP平台的概念，指出OIP係在晶片設計產業、台積設計生態系統合作夥伴，以及台積的矽智財/晶片設計與可製造性設計服務、製程技術和後段封裝測試服務之間加速即時的創新。它擁有多個互通的設計生態系統介面，以及由台積與合作夥伴協同開發出的構成要素，而這些構成要素係由台積主動發起或提供支援。
同時透過這些介面以及基本元件，可以更有效率地加速整個半導體產業供應鏈每個環節的創新，並促使整個產業得以創造及分享更多的價值。開放創新平台的成果，則包括參考流程、第三方矽智財驗證、台積元件庫矽智財、設計套件、以及線上設計入口網站。
