MoneyDJ新聞 2026-09-08 10:36:50 周佩宇 發佈
補丁科（7947）今（8）日下午將舉行興櫃前法人說明會，公司預計9月16日以每股740元參考價登錄興櫃。補丁科以客製化DRAM設計為基礎，布局3D晶圓堆疊（Wafer-on-Wafer，WoW）及Near Memory架構，希望縮短記憶體與運算晶片間的資料傳輸距離，切入AI推論所需的高頻寬、低延遲及低功耗記憶體市場。
所謂「記憶體之牆」，是指CPU、GPU等運算晶片效能提升速度，長期快於記憶體頻寬成長，造成運算核心雖具備更高算力，卻經常必須等待資料送達。AI模型規模擴大後，資料搬移量與耗電量同步增加，記憶體頻寬、延遲及能源效率因而成為限制整體運算效能的重要環節。
現行AI系統多採用GPU或ASIC搭配HBM的2.5D封裝，HBM具備高容量、高頻寬及成熟供應鏈，仍是AI訓練的主要記憶體方案。Near Memory則進一步將記憶體移近運算核心；補丁科規劃透過WoW把DRAM晶圓直接堆疊於邏輯晶圓上，再以Hybrid Bonding增加連接密度及I/O數量，減少資料傳輸距離與功耗，主要鎖定對反應速度及能效要求較高的AI推論應用。
不過，WoW是在晶圓切割前直接接合，只要其中一層存在缺陷，便可能連帶損失其他良好晶圓及後續製程成本，堆疊層數增加後，複合良率風險也隨之放大。補丁科將長期累積的DRAM可測性、冗餘設計、缺陷修補及Known Good Die（KGD）篩選能力導入WoW，在接合前找出並修補缺陷，堆疊後再進行失效定位，以提高整體有效產出。
此外，Near Memory並非套用標準記憶體介面即可完成，而須配合客戶的AI晶片、系統架構及邏輯製程共同設計。補丁科從客戶產品定義階段即參與記憶體架構與介面開發，並串聯AI晶片客戶、先進邏輯晶圓代工廠及南亞科（2408）共同推進專案；既有量產供應鏈則包括福懋科（8131）、力成集團旗下晶兆成科技及瑞峰半導體，形成由DRAM設計、晶圓製造、封裝測試到RDL的合作體系。
補丁科現階段主要透過非經常性工程（NRE）收入參與客戶前期設計，後續若專案通過驗證並進入量產，收入可再延伸至IP授權、權利金及Turnkey量產服務。公司目前已有多個AI客戶，依現有開發進度，預期2027年可望看到客戶產品量產，能否將技術與供應鏈整合能力轉化為持續性量產收入，將是登錄興櫃後的主要觀察重點。
(附圖為補丁科董事長丁達剛)
