精實新聞 2012-10-09 17:58:19 記者 王彤勻 報導
台積電(2330)今(9)日宣佈，已領先業界成功推出支援20奈米製程與CoWoS（Chip on Wafer on Substrate）技術的設計參考流程，展現該公司在開放創新平台（Open Innovation Platform, OIP）架構中，支援20奈米與CoWoS技術的設計環境已準備就緒。
台積電強調，20奈米參考流程，是採用現行經過驗證的設計流程協助客戶實現雙重曝影技術（Double Patterning Technology, DPT），藉由雙重曝影技術所需知識的佈局與配線（Place and Route）、時序（Timing）、實體驗證（Physical Verification）及可製造性設計（Design for Manufacturing, DFM），電子設計自動化（EDA）領導廠商通過驗證的設計工具能夠支援台積電的20奈米製程。
此外，台積電指出，通過矽晶片驗證的CoWoS參考流程，則能夠整合多晶片以支援高頻寬與低功耗應用，加速三維積體電路（3D IC）設計產品的上市時間，晶片設計業者亦受惠於能夠使用電子設計自動化廠商現有的成熟設計工具進行設計。
台積電研發副總侯永清表示，以上參考流程能夠完整的，將台積電先進的20奈米與CoWoS技術提供給晶片設計業者，以協助其儘早開始設計開發產品。而對於台積電及其開放創新平台設計生態環境夥伴而言，首要目標即在於能夠及早、並完整地提供先進的矽晶片與生產技術給客戶。
